{"id":26842,"date":"2026-11-11T14:22:01","date_gmt":"2026-11-11T13:22:01","guid":{"rendered":"https:\/\/telecomkh.info\/?p=26842"},"modified":"2026-11-11T14:22:01","modified_gmt":"2026-11-11T13:22:01","slug":"euskadi-desarrolla-un-chip-experimental-con-tecnologia-abierta-para-reforzar-la-autonomia-tecnologica-europea","status":"publish","type":"post","link":"https:\/\/telecomkh.info\/?p=26842","title":{"rendered":"Euskadi desarrolla un chip experimental con tecnolog\u00eda abierta para reforzar la autonom\u00eda tecnol\u00f3gica europea"},"content":{"rendered":"

En el marco del proyecto SoC4CRIS-II, financiado por el Gobierno Vasco, que avanza en el dise\u00f1o de chips resilientes de nueva generaci\u00f3n mediante tecnolog\u00edas abiertas que pueden contribuir a reforzar la autonom\u00eda tecnol\u00f3gica de Europa y empresas<\/strong><\/p>\n

El proyecto SoC4CRIS-II ha alcanzado uno de sus principales hitos tecnol\u00f3gicos con el desarrollo de un chip experimental basado en la arquitectura abierta RISC-V, dise\u00f1ado en Euskadi y fabricado en Europa. El dispositivo, un sistema en chip (System-on-Chip, SoC), se encuentra actualmente en proceso de empaquetamiento. La iniciativa da continuidad al proyecto SoC4CRIS y trabaja en el desarrollo de tecnolog\u00edas microelectr\u00f3nicas m\u00e1s robustas y fiables para aplicaciones en las que la tolerancia a fallos resulta fundamental. El proyecto apuesta por la arquitectura abierta RISC-V y por herramientas de dise\u00f1o que permitan avanzar hacia una mayor autonom\u00eda tecnol\u00f3gica.
\nRISC-V es una arquitectura abierta y estandarizada de conjunto de instrucciones que permite desarrollar procesadores sin tener que pagar derechos de licencia por el uso de la propia arquitectura. Esta apertura ofrece mayor libertad para dise\u00f1ar e implementar soluciones propias y puede contribuir a reducir determinadas dependencias tecnol\u00f3gicas.
\nMediante el dise\u00f1o y la fabricaci\u00f3n del prototipo de este dispositivo SoC se busca ampliar las capacidades de dise\u00f1o microelectr\u00f3nico en Euskadi y desarrollar soluciones orientadas a mejorar la robustez y la fiabilidad de los sistemas electr\u00f3nicos. Los avances obtenidos hasta el momento abarcan \u00e1mbitos como el dise\u00f1o de chips, la integraci\u00f3n de bloques de propiedad intelectual (IP), la tolerancia a fallos y la implementaci\u00f3n y evaluaci\u00f3n de tecnolog\u00edas en FPGA, as\u00ed como el desarrollo de soluciones susceptibles de trasladarse a circuitos integrados de aplicaci\u00f3n espec\u00edfica (ASIC).
\nEl proyecto est\u00e1 financiado por el programa de ayudas Elkartek del Gobierno Vasco (expediente KK-2025\/00013) y est\u00e1 liderado por el grupo de investigaci\u00f3n en electr\u00f3nica aplicada APERT de la Universidad del Pa\u00eds Vasco\/Euskal Herriko Unibertsitatea (EHU), junto a los centros tecnol\u00f3gicos CEIT, Tekniker, Ikerlan y Tecnalia, la empresa Connect Group y el cl\u00faster GAIA-BMH.<\/p>\n

Hitos tecnol\u00f3gicos del proyecto<\/strong>
\nUno de los principales hitos intermedios ha sido alcanzado por el equipo de dise\u00f1o de la EHU, que ha desarrollado un chip experimental System-on-Chip que incorpora un procesador RISC-V y una IP de sincronizaci\u00f3n de la empresa vasca SOC-E. Este desarrollo se ha realizado empleando \u00fanicamente herramientas y librer\u00edas de dise\u00f1o de c\u00f3digo abierto (open source), lo que supone un paso relevante para avanzar hacia flujos de dise\u00f1o m\u00e1s abiertos, accesibles e independientes de plataformas propietarias. El chip ha sido fabricado en la factor\u00eda de Global Foundries en Alemania y actualmente se encuentra en proceso de empaquetamiento.
\nEste hito conecta las capacidades de dise\u00f1o microelectr\u00f3nico desarrolladas en Euskadi con procesos de fabricaci\u00f3n europeos, alineados con la estrategia de soberan\u00eda tecnol\u00f3gica impulsada desde Europa.<\/p>\n

Adem\u00e1s del dise\u00f1o del chip, los socios del proyecto trabajan en distintas tecnolog\u00edas destinadas a aumentar la robustez y la fiabilidad de los sistemas electr\u00f3nicos:
\n\u2022 CEIT ha integrado mecanismos de mitigaci\u00f3n de errores en memoria y l\u00f3gica cr\u00edtica sobre una arquitectura RISC-V desarrollada por el propio centro. Las t\u00e9cnicas empleadas incluyen EDAC, scrubbing y redundancia modular triple (TMR), orientadas a mejorar la tolerancia a fallos. Las soluciones se han implementado en plataformas FPGA y se han evaluado mediante simulaci\u00f3n en los escenarios definidos. El dise\u00f1o contempla la posibilidad de trasladar estos mecanismos a circuitos integrados de aplicaci\u00f3n espec\u00edfica (ASIC).
\n\u2022 Ikerlan ha desarrollado ULEO, un algoritmo ligero de optical flow para visi\u00f3n neurom\u00f3rfica, junto con ULEO-Core, su implementaci\u00f3n hardware optimizada para FPGA. Esta tecnolog\u00eda est\u00e1 orientada al seguimiento de regiones de inter\u00e9s y al procesamiento eficiente de informaci\u00f3n visual en sistemas embebidos. IKERLAN tambi\u00e9n ha implementado un mecanismo de seguridad funcional basado en memorias protegidas mediante c\u00f3digos Hamming SECDED, capaces de corregir errores de un bit y detectar errores de dos bits. La soluci\u00f3n se ha validado sobre una plataforma RISC-V NEORV32 en FPGA y en las memorias internas de ULEO-Core, mediante simulaci\u00f3n, inyecci\u00f3n de fallos y pruebas con est\u00edmulos procedentes de conjuntos de datos reales.
\n\u2022 En el \u00e1mbito del procesamiento de imagen, Tekniker ha avanzado en una arquitectura basada en redes neuronales, configurable en memoria y capacidad de c\u00f3mputo, concebida para su implementaci\u00f3n en tecnolog\u00edas FPGA y ASIC. El objetivo es facilitar la integraci\u00f3n de capacidades de visi\u00f3n artificial en futuros sistemas electr\u00f3nicos avanzados.
\n\u2022 Connect Technology Centre de Connect Group investiga procesos y materiales para el ensamblaje de electr\u00f3nica destinada al sector aeroespacial. Sus trabajos incluyen la selecci\u00f3n de materiales y la realizaci\u00f3n de experimentos de laboratorio para evaluar y validar par\u00e1metros de dise\u00f1o asociados a distintos encapsulados y sustratos.<\/p>\n

\u00abEstos resultados confirman que Euskadi cuenta con capacidades cient\u00edficas, tecnol\u00f3gicas e industriales para avanzar en el dise\u00f1o de chips complejos y resilientes, orientados a sectores donde la fiabilidad, la eficiencia y la autonom\u00eda tecnol\u00f3gica son factores estrat\u00e9gicos\u00bb, subrayan desde el consorcio.
\nSoC4CRIS-II contin\u00faa su desarrollo con el objetivo de reforzar las capacidades de Euskadi en microelectr\u00f3nica avanzada y contribuir a un ecosistema vasco m\u00e1s competitivo y conectado con las prioridades europeas en materia de semiconductores. La iniciativa busca favorecer nuevas oportunidades de transferencia tecnol\u00f3gica, actividad econ\u00f3mica y empleo cualificado en un sector estrat\u00e9gico para la industria del futuro.
\nEl proyecto se alinea, adem\u00e1s, con los objetivos de la Ley Europea de Chips (European Chips Act), que busca reforzar la capacidad de producci\u00f3n europea y aumentar la resiliencia de la cadena de suministro de semiconductores.<\/p>\n

Arriba, imagen cortes\u00eda de GAIA<\/em><\/span><\/p>\n","protected":false},"excerpt":{"rendered":"

En el marco del proyecto SoC4CRIS-II, financiado por el Gobierno Vasco, que avanza en el dise\u00f1o de chips resilientes de nueva generaci\u00f3n mediante tecnolog\u00edas abiertas que pueden contribuir a reforzar la autonom\u00eda tecnol\u00f3gica de Europa y empresas El proyecto SoC4CRIS-II ha alcanzado uno de sus principales hitos tecnol\u00f3gicos con el desarrollo de un chip experimental … <\/p>\n

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